CY7C138-25JXI IC SRAM 32KBIT PARALLEL 68PLCC Tập đoàn bán dẫn Cypress

Mô tả chức năng

CY7C1381D / CY7C1381F / CY7C1383D / CY7C1383F là dòng chảy đồng bộ 3,3 V, 512 K × 36 và 1 M × 18 thông qua SRAM, được thiết kế để giao diện với các vi xử lý tốc độ cao với logic keo tối thiểu[1].Thời gian truy cập tối đa từ tăng đồng hồ là 6.5 ns (phiên bản 133 MHz). Một bộ đếm 2-bit trên chip ghi lại địa chỉ đầu tiên trong một bùng nổ và tăng tự động địa chỉ cho phần còn lại của truy cập bùng nổ.

Đặc điểm

■ Hỗ trợ hoạt động xe buýt 133 MHz
■ 512 K × 36 và 1 M × 18 I / O chung
■ 3.3 V nguồn điện lõi (VDD)
■ 2.5V hoặc 3.3V I/O (VDDQ)
■ Thời gian đồng hồ đến đầu ra nhanh
️ 6,5 ns (phiên bản 133 MHz)
■ Cung cấp tốc độ truy cập 2-1-1-1 hiệu suất cao
■ Người dùng có thể lựa chọn đếm bùng nổ hỗ trợ Intel Pentium liên kết hoặc chuỗi bùng nổ tuyến tính
■ Địa chỉ riêng biệt của bộ xử lý và bộ điều khiển
■ Viết đồng bộ theo thời gian tự động
■ Khả năng đầu ra không đồng bộ
■ CY7C1381D/CY7C1381F có sẵn trong tiêu chuẩn JEDEC
TQFP 100 pin không chứa Pb, bóng 165 không chứa Pb và không chứa Pb
gói FPBGA. CY7C1381F/CY7C1383F có sẵn trong
Gói BGA 119 quả không chứa Pb và không chứa Pb
■ IEEE 1149.1 JTAG-Compatible Boundary Scan
■ Tùy chọn chế độ ngủ ZZ